芯片制造是涉及数千工艺步骤的极其复杂的过程。人类社会发现至今，即使是世界上最先进的芯片制造商，也绝非能保证芯片制造的每一个工艺步骤都能完美进行。污染和材料的变化出现在每一步制造过程中，致使晶圆上部分芯片无法满足客户的要求从而造成生产损失。因此，芯片产品的良率（yield）对于芯片制造商至关重要。毫不夸张地说，良率就是芯片制造商的生命线。

维持和提高工艺和产品的良率是芯片制造商永无止境的课题。业内人士和对芯片制造了解的朋友都会发现，提升良率是芯片厂商最为关注的生产指标之一。

芯片制造的工艺复杂性是造成芯片良率提升极端困难的主要原因之一。可以想象，在一个12英寸的晶圆上，不偏不倚地制造出数百万个纳米级电子元器件的平面结构和后端立体金属连线而不出现任何偏差是多么困难的事情。

另一个抑制芯片良品率的重要原因是芯片生产过程中产生的缺陷大部分是无法修复和弥补的。这不同于汽车制造，汽车制造的中有缺陷的零部件可以轻易更换以保证出厂产品的良率。而这样的机会对于芯片制造来说是不存在的，在数千道工艺步骤中，任何一道步骤的错误都将导致整个芯片生产的失败，没有补救的机会。

芯片制造的高技术含量和高成本的属性，决定了芯片制造商必须达到一定的量产规模并且具有相当高的生产良率才能分摊其高昂的成本维持其持续健康的发展。

芯片厂商是如何监测和提高芯片良率的？

良率的测量和提升是工艺工程师们每天的主要工作职责，其贯穿着芯片制造的全过程，从空晶圆的投入到芯片的封装。通常，芯片工厂会在三个重要的节点对芯片良率做监测——晶圆制造完成时、晶圆中测后以及芯片封装完成后。

主要良率测量点

在晶圆制造完成后，第一个主要的良率就被计算出来了。对此良率业界有不同的叫法，如有Fab良品率，产线良率和累计晶圆厂良率（CUM良率）。无论怎么命名，该良率都是用完成生产的晶圆数除以总的投片数计算得到的百分比来表示。

芯片制造厂计算得到CUM良品率，一般首先要统计各工艺站点的良率（station yield），即成功完成该站点的晶圆数比上进入此站点的晶圆数：

各工艺站点良率依次相乘就可以得到整体的CUM良品率。可以想象，即使是各站点的良率很高，但由于现代芯片工艺步骤之多（通查有上千个工艺步骤），维持整体CUM良品率是极端困难的。然而，现实情况是，芯片制造商通常必须维持CUM良率超过90%以上才能保持盈利和具有竞争力。

使用更大尺寸的晶圆是提高良率的关键因素之一。提高晶圆尺寸可以提高良率是很容易理解的。更大的晶圆尺寸，意味着更小的边缘die比例（详情介绍可以看之前的文章 晶圆制造和封装），也就意味着更高良率。虽然更大的晶圆尺寸会增加生产成本，但良率的提高驱动着业界使用更大的晶圆。20世纪80年代末150mm（6英寸）是主流，到90年代200mm（8英寸）晶圆投入使用，再到现如今300mm（12英寸）、450mm（18英寸）成为最主流的晶圆尺寸。

第二个良率是电测良率，所谓电测良率是晶圆完成生产后，会被送入测试机台进行电学性能的测试，符合产品设计电学性能的晶圆占总测试晶圆的比例就是电测良率。通常每个电路都会经历数百次的电学性能测试。准确预测晶圆的电测良率是对芯片厂商的基本要求。多年来，业界建立起把工艺制程、缺陷密度和芯片尺寸与晶圆电测良率相联系的数学模型。

晶圆电测良率模型

下图清晰阐明了各种良率模型的预测结果。不同芯片制造公司的工艺水平不一，生产的芯片也不相同，因此大多数芯片制造公司的都会开发适用于自己的良率模型来反映各自的生产工艺和产品设计。

在完成晶圆电测后，晶圆进入封装（assembly）阶段。晶圆被切割成单个芯片并被封装在保护壳中，这一步骤中也包含了多次质量检查。封装完成后，芯片会经过一系列wuli、环境和电性能测试，被称为终测（final test）。终测后，第三个良品率就被计算出来了，即最终测试合格的芯片数与电测合格的芯片数的比值。最终，芯片厂的整体工艺良率可以用如下公式计算获得。

对于芯片制造商来说，良率被视为其生存和发展的生命线。良率水平通常是芯片制造商的机密信息，因为从良率水平就可以直接推算出芯片制造商的利润和管理水平。